高頻傳輸線模擬與概述

前面談論到傳輸線在高頻的傳輸時會因為阻抗的不匹配造成能量反射，所以會造成能量的損失。若在傳輸線皆為50歐姆匹配的狀態下，還有哪一些傳輸線的模擬問題需要考慮的?答案是傳輸線內的波速。

然而波速的改變以電路學的方式來解釋就是傳輸縣內存在著LC電路，造成波的相位改變。如下圖說明，不同位置可以看出波的行進方向。

不同位置與時間波能量的傳遞

那知道傳輸線有此現象，在傳輸線模擬經驗談內有說明在模擬上要如何處理，但上有些不完善之處在這篇文章補充。

首先是Tr (rise time)與Td (delay time)的定義，Tr的定義是輸出電壓Vo 0.1-0.9 V 電壓上升的時間，而延遲時間定義為傳輸線長度L與波速的比值。如下圖。

其實造成Tr時間的產生跟LC充放電[1]有關，而Td與電路佈線的板材和結構有關。因為波速會與材料介電有關，詳細可以參考Frane’s RF Technology的PCB Design & Thinking[2]這篇文章，有些觀念寫得很好。

以下分享近期上田慶城老師的課[3]提到數位IC電路的傳輸線在高頻的模擬準則。

1. 假設Tr>6 Td，可將傳輸線模擬為單一Lumped element(串電阻、並電容、或短路導線)
2. 假設2.5 < Tr/Td (Tr與Td比值) < 6，需將傳輸線模擬為串聯電感、並聯電容
3. 假設Tr < 2.5 Td，需將傳輸線模擬成傳輸線單元或是LC section

Strong ringing Tr = 2 Td(左)，Smooth ripple Tr = 4 Td(右)

可以從上圖看出來delay time 與上升時間的比值越大可消除riple的效應。

以上是數位電路的經驗方法，然而類比電路上會是比較在意波走的週期(T)與延遲時間(Td)。

1. 當Td<T/100 (L<λ/100)，可將傳輸線模擬為單一Lumped element(串電阻、並電容、或短路導線)
2. 當T/100<Td<T/20 (λ/100<L<λ/20)，需將傳輸線模擬為串聯電感、並聯電容
3. 當Td<T/20 (L>λ/20)，需將傳輸線模擬成傳輸線單元或是LC section

總結來說，在數位電路上訊號在傳輸線中的上升時間大於6倍的延遲時間，可忽略佈用考慮傳輸線的高頻效應，而在類比電路中為傳輸線長度L<λ/100可忽略傳輸線的高頻效應。

參考資料

1. 直流暫態，劉文雄，全華 http://www.ycvs.ntpc.edu.tw/ezfiles/0/1000/img/112/774614315.pdf
2. PCB Design & Thinking，Frane’s RF Technology，https://franejian.wordpress.com/2015/11/30/pcb-design-thinking/
3. Transmission Line Effects in High Speed Digital PCBs，田慶城，射頻電路基礎